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EV12DS460

发布时间:2018-7-27 10:36:11 访问次数:1089

ev12ds460的发布给微波工程师带来一款带宽从dc一直到k波段频率的宽带dac。虽然这款器件并不是唯一的gsps采样率的dac,但是如同上文所述,它是第一款合成带宽跨多个奈奎斯特区域,同时保持优秀的频谱纯度的dac。它为全新的毫米波应用开拓了一个激动人心的新领域。

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概述

微波系统设计师一直在追求更高的性能和更高的工作带宽。简化设计和降低功耗、尺寸、重量同样是需考虑的问题。uwb数据转换器能极大地简化多通道传输系统的设计(如果您对此不了解,请访问这里)。多年来,利用上述特性开发的器件不可胜数。但是,没有任何一款器件有最新的数字模拟转换器(dac) ev12ds460的性能。事实上,这款新型的dac的带宽能跨越高达微波k波段 26.5ghz的巨大频谱范围。

在去年的欧洲微波ic会议上涌现了一些关于单片微波ic (mmic) 的初步想法。早期的技术信息表明这样的产品能达到x波段(8到12ghz)的性能。随后,详细的宽带测试表明这款dac的性能远不止如此。这款器件能工作在8个奈奎斯特区域,底噪极低,杂散极少。

这款器件使人们窥见未来软件定义微波系统(sdems)成为现实的可能性。但是要实现这一目的,有两个重要的问题需回答:

·使用什么技术达到如此高的性能?

·这款dac的测试结果如何?http://tenghaowy.51dzw.com/

本文将展示如何通过规避cmos的设计限制和引入新的超高速制程实现强大的转换能力,以及如何使用紧凑的单核数字转换器配合仔细斟酌的电路设计实现性能的突破。您将看到布线和电路简化的细微差别是设计时应考虑的重要因素。首先,让我们看看高层级架构的选择。

高层级设计

决定性能的两个要素分别是:

·基本架构

·处理技术的速度

绝大多数的高速dac使用时间交错的多个核心来提高采样率。但是,这种方案在还原输出信号时会遇到问题,难以避免产生信号杂散和由此导致的性能下降。我们没有使用交织dac的方式,因为其sfdr性能很差。我们使用分割式架构设计这款dac。

分割式设计

基本的dac设计,可简单理解成一系列的二进制权重电流源被连接到一个加法放大器。每个“2次方”的元素使能与否取决于相关的比特位置。这种设计的优点在于实现简单,只需有限的元素(每个比特1个)。实际上,要线性放大超过8比特的源的难度极大。

从架构上来说,有一个简单的方法实现单核心设计。通过采用一种混合式分割设计(如图1),分立的dac把转换任务分成一个m比特的编码单元和一个2级(n-m)比特二进制权重单元,处理lsb精度。编码过程需要一些时间延迟,在此之后上述两个单元的输出被综合成最终的多比特转换结果。


如上文所述,要实现超过8bit的线性度难度极大,但是通过把多个比特的转换分割成msb和lsb单元,则能够大大降低核心的复杂度。通过仔细的设计,可以从同一个开关、电阻和电流源建立编码单元和二进制权重单元。

简单的单核心设计

任何转换器设计的起点是保证优秀的静态精度。在混合式分割设计中,精度由二进制权重lsb单元的误差决定。

设计的目标是提高sfdr并且规避校准的操作,达到优于0.5lsb的性能。需考虑如下三点数据转换器配置:

1.2比特编码器(3段)加10比特权重段 = 13段

2.3比特编码器(7段)加9比特权重段 = 16段

3.4比特编码器(15段)加8比特权重段 = 23段

初步分析表明配置1是最佳的选择;它的段数最少,因此核心区域最小。但是,它的静态精度较差。要理解这一点,请考虑12比特量化器能输出满福1v峰峰值,表明lsb量化电压是244 μv (1vp-p/4096)。模拟实验表明9比特权重段的匹配是125 μv。这比12比特0.5lsb的性能好两倍,保证单片dac的工作。但是,因为权重选项是10比特,无法进一步提高匹配的性能,125 μv是物理性能的极限,所以选项1是不可取的。模拟实验也表明选项3不可取,因为其对时钟缓冲的动态载荷过大。

处理技术

规避cmos制程限制的设计使得转换路径更容易实现。这种方案利用infineon[1]异质结硅锗碳双极型工艺实现较高的原始速度。通过引入npn双极型晶体管内在固有的碳元素,b7hf200工艺允许实现极薄的高度掺杂基极。高转化速度(200ghz ft)和低阻抗基极是实现dac高性能的两个最重要的因素。http://tenghaowy.51dzw.com/

这种工艺已经在高速和毫米波应用中应用了超过10年,可用于多种固态微波器件。


使用四层铜能够进一步提高b7hf200的速度,适用于低电流密度的连接。铜帮助降低寄生电流,此寄生电流是高速设计的梦魇。

dac设计的秘密

ev12ds460a的卓越性能并不是偶然得到的。自2011[2]推出的较慢速的12bit产品以来,这种架构已经进化了数代。即使是早期的产品,性能也是非常优秀的,带宽达到1.5ghz。

设计过程的重点在于3个通用的设计原则:

·驱动量化器的动态载荷,减少线长

·保证工作稳定

·输出脉冲整形,减少畸变,提高性能

驱动量化器的动态载荷

量化器的设计,部分是可以重用的(图3)。右边是包含16个段的量化器,而左边是采样时钟系统的模拟电路。将它们组合起来,连接两个电路的桥梁是芯片布线产生的lp和cp。


为了支持6到7gsp的采样率,时钟源的抖动要低,瞬变时间要短。当6gsps采样率时,时钟周期只有166ps。保证干净、快速的瞬变是确保快速量化和采样的重中之重。但是,在这个设计中,相对高的量化器满量程电流被设置成20ma。为了快速驱动,需要一个复杂的驱动器,包含差分对和输出电路,其输出阻抗非常低。

对于这个驱动器电路,输出阻抗zout可以表示为:

zout = (1/gm + rbb + rg)/beta(f), 这里 gm 是晶体管跨导 (1/gm=1,25 ohms), rbb 是输出阻抗, rg 是差分对的输出阻抗, beta(f)是三极管的动态电流增益和频率之间的关系。

考虑到b7hf200工艺的指标(截止频率 ft = 200 ghz), 20ghz时的电流增益beta(f) 等于10。同时,极低的双极型晶体管的固有基极阻抗使rbb 为25欧姆。

rg 也应当是越小越好,但是其不能太小,以避免过多地增大偏置电流,导致功耗变大。大约50欧姆是比较合适的值。

最后,初步估算的输出阻抗是: zout = (1.25 + 25+ 50)/10 = ~ 7.5 ohms. 低输出阻抗是器件快速工作的关键。

为了维持输出缓冲的300mv的脉冲幅度,需要用300mv驱动50欧姆的终端 (300mv/50 = 6ma)。 rg 的进一步优化会略微改善阻抗,但其代价是更高的功耗。将 rg减半,偏置电流会上升到12ma。

减少线长,保证dac的稳定性

下面将讨论线长的重要性和它对高速设计的寄生效应的影响。上述设计的每一个量化器段都只有50μm宽,所以16段的总信号线长是800 μm (16 x 50 μm)。减少线长是非常有用的。

ev12ds460a的全局时间常数与如下三个因数有关:

1.动态负载电容 (cl) 大约是 0.5 pf (cl=gm.tf with gm = δi/δv = ~ 20ma/25mv .tf 晶体管前向瞬变时间 = 0.8 ps)

2.金属信号线的被动寄生电容(cp)大约是0.5 pf

3.金属信号线的被动寄生电感 (lp)大约是 50 ph

在最坏的条件下,全局时间常量σt可根据下式计算:

σt = zout.cl + zout.cp + lp/zout, so σt = 7.5Ω. 0.5pf + 7.5 Ω.500ff + 50ph/7.5 Ω = 3.75 ps + 3.75 ps + 6.66 ps = ~14 ps

这个时间常量与dac数据的35ps上升和下降时间 (tr/tf)有关。而且,在这一层级上,tr/tf 分别表示整个时钟周期(166ps)的少于20%的时间,其能产生足够快的时钟边沿,支持10ghz的初步带宽估算,达到dac的设计目标。

在初步的估算之外,我们使用一些特别的技术保证dac的动态稳定性。我们实现最大过冲(+4%)和最小回弹(-2%)的性能。b7hf200工艺提供低阻抗的镀铜技术,帮助进一步调节和改善芯片的关键节点。由此产生的优异的性能(纯净的6ghz采样)在图4中以阶跃响应的形式表示。http://tenghaowy.51dzw.com/


通过输出脉冲整形提高动态性能

我们提供四种输出脉冲整形模式(nrz, nrtz, rtz, rf)以帮助系统设计师根据特定的输出频带裁剪dac的动态响应性能,从而使设计更加便利。大多数的量化器畸变与开关瞬变有关。任何开关的毛刺都会叠加在最后的输出信号上(图5)。如果能够移除这些毛刺,输出的频谱纯净度将大大提高。


为了实现上述的脉冲整形,我们在每个瞬变环节的边缘之前强制把dac输出截止为0,可以在nrtz和rf模式的图中看到输出的波形。脉冲整形通过3线串行接口控制,其有两个用户可控的参数:整形脉冲宽度(rpw)和整形脉冲中心(rpb)。如果所有的毛刺都被移除,脉冲中心必然与瞬变边缘的中心一致。注意,这种技术牺牲了少量的输出信号强度(与rpw定义的区域有关)。

这些数据展示了两种rpw设置(如果您对信号偏置不了解,请阅读这里)时横跨8个奈奎斯特区间的高达27ghz (采样率fs = 6 & 7gsps)的频谱。注意采样率的提高显著地扩展了典型的sinc (sin(x)/x) dac 输出特性曲线。


由于波形整形(h3从-57dbm提到到-69dbm),三次谐波的性能提高了+12db,极大地提高了dac的性能。为了对比,我们在6gsps采样率,fout = 2940mhz的条件下使用有波形整形(nrtz模式)和无波形整形(nrz模式)产生如下的频谱(图7)。在nrtz模式下,波形整形带来的性能提升非常明显。


实测的性能

输出3db带宽最大7ghz,采样率6gsps保证产生3ghz的瞬时带宽。有用的输出功率在x波段非常明显(图8a)。曲线表示一个第四奈奎斯特区间的11950mhz的单音载波,sfdr为50dbc。这里4次谐波主导sfdr。这个载波频谱是仔细选择的,为了在x波段的边沿,使谐波信号更容易被观察到,因为它们以自然的谐波顺序出现。

如果提高载波频率到k波段(图8),信号参考设置为在第8奈奎斯特区间的23950mhz,2次谐波主导sfdr(-36.5dbc) 。显然,谐波的纯净度有明显提高。


这些图线还包含着其他突出的性能指标。每张图里都展示了中频点的非谐波杂散。这些杂散与dac 4:1输入多路复用器的不完全混合信号抑制有关。这些杂散的峰值在-80dbm,相当好。dac的底噪大约接近-110dbm。

在实验室里使用单音或多音的信号测试数据转换器并不困难。这些测试的结果并不能完全表明dac的性能。当今的数据通信系统在大块带宽上部署复杂的模块,所以我们需要更有效的宽带测试方法。这时噪声功率比(npr)非常有用。它在一个较宽的带宽上测试dac,能表明信号如何包含多个非相干窄带频率,以及它们在被dac混合之时如何互相影响和互相干涉。显然,一款npr指标接近理想n-bit器件的npr指标的dac是非常优秀的宽带器件。

npr测试通常由一组高斯噪声功率密度的数字谱实现。对这个数字谱在频域使用(数字)陷波滤波器将在感兴趣的带宽内得到一个“安静”的区域。然后把这个数字谱发送给dac,npr的值通过计算陷波内外的功率密度比的平均值得出。对于一个理想的dac,陷波内的信号功率只和量化噪声有关。而对于现实的dac,量化噪声由热噪声、时钟抖动带来的噪声和通道间交调带来的噪声有关。

这款器件的宽带npr如下图(图9)所示。7gsps的采样率带来3.150ghz的合成带宽。npr是42.6db,等效的有效位数(enob)为8.6。注意npr的平坦度一直到3325mhz的位置都相当好。


第二个npr特性在22ghz的范围内复制了3.150/2.700ghz的npr谱。这时dac的采样率为7/6gsps,工作模式是rf模式。这些图线表明提高采样率带来的优势之一。它不仅影响dac产生的最大瞬时带宽,还扩展了高奈奎斯特区间的sinc特性和输出功率。


其他尖端的dac

德州仪器最近有一款14bit 8.9gsps rf dac,使用40nm cmos工艺,支持4g lte的应用。它的sfdr在8.9gsps(fout = 4300mhz)时是50dbc[3]。虽然这款dac可以支持8.9gsps的采样率,但是没有任何超过4300mhz的测试数据,而绝大多数的微波频段都超过4300mhz。

analog devices公司也在开发一款11/16bit, 12gsps的dac (ad9161/ad9162),其rf模式(也叫作混合模式)下的采样率能达到12gsps。在rf模式下,因为每半个时钟周期数据会反向,似乎dac在以12gsps的采样率采样。而对于rf模式下的ev12ds460a (图5),数据反向被没有被考虑进标称的采样率(6gsps)。因此,ev12ds460a和ad9161/62的采样率是相同的。这一点也可以由3ghz的瞬时带宽证明。http://tenghaowy.51dzw.com/

analog devices的器件在前两个奈奎斯特区间的最佳的sfdr是65dbc (fclock = 5gsps, fout = 4000mhz)。但是,其性能在超过7500mhz的位置急剧下降。输出功率在fout = 7500mhz时只有 -66dbm,因此它无法在x波段和k波段很好地工作。



本文将透露世界首款k波段数据转换器ev12ds460a背后的设计秘密,介绍为了提高性能和规避cmos设计限制而引入的超高速制程。同时本文也将解释,紧凑的单核心数据转换器核心配合仔细斟酌的设计如何让ev12ds460a的性能有突破性提高。最后,您可以看到布线和电路简化的细微差别是设计时应考虑的重要因素。来源:电子产品世界

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