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高速时钟驱动芯片的负载通常较重

发布时间:2019/1/10 21:48:37 访问次数:242

  在PCB图中,芯片的下面是一块电源平面,在电源平面的左边和右边分别接了0.1uF的去耦电容和10uF的滤波电容,然后经过磁珠FB5送到芯片的电源引脚Ⅴcc,分别是芯片的4、8、15脚和⒛脚。

   高速时钟驱动芯片的负载通常较重,在输出时钟沿跳变处,芯片电源输人电流会快速大幅度变化,如图5.19所示。LFE2M35SE-5FN484C

   时钟芯片的电源引脚Ⅴcc先串联磁珠后并联电容,由于磁珠的阻抗特性,高速时钟驱动芯片电源输人电流的快速变化会在唯一的电流通路磁珠FB5上产生很大的反电动势,导致Ⅴcc引脚上的电压σ跌落和上冲。进一步详细进行理论分析,磁珠的电路等效可以看成一个电感L和一个电阻R的串联(有时也看成电感L和电阻R的并联),其中R和L的值都是频率的函数,如图5.⒛所示。R曲线是磁珠的电阻阻抗特性曲线,X曲线是磁珠的感性阻抗特性曲线,z(R+jX)曲线是磁珠总的阻抗曲线。

   

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